دانلود مقاله Low Power and High Performance Clock Delayed Domino Logic using Saturated Keeper in sub 100nm Technologies فایل ور

دانلود مقاله Low Power and High Performance Clock Delayed Domino Logic using Saturated Keeper in sub 100nm Technologies فایل ورد (word) دارای 4 صفحه می باشد و دارای تنظیمات در microsoft word می باشد و آماده پرینت یا چاپ است

فایل ورد دانلود مقاله Low Power and High Performance Clock Delayed Domino Logic using Saturated Keeper in sub 100nm Technologies فایل ورد (word) کاملا فرمت بندی و تنظیم شده در استاندارد دانشگاه و مراکز دولتی می باشد.

این پروژه توسط مرکز مرکز پروژه های دانشجویی آماده و تنظیم شده است

توجه : در صورت  مشاهده  بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل ورد می باشد و در فایل اصلی دانلود مقاله Low Power and High Performance Clock Delayed Domino Logic using Saturated Keeper in sub 100nm Technologies فایل ورد (word) ،به هیچ وجه بهم ریختگی وجود ندارد

---

بخشی از متن دانلود مقاله Low Power and High Performance Clock Delayed Domino Logic using Saturated Keeper in sub 100nm Technologies فایل ورد (word) :

سال انتشار: 1385

محل انتشار: چهاردهمین کنفرانس مهندسی برق ایران

تعداد صفحات: 4

چکیده:

In this work, domino logic with a saturated keeper technique is proposed. The circuit, which is used to implement the technique, is as simple as the utilized NOT gate in standard domino. By using the simple structure, we can obtain better performance, noise immunity, and lower power consumption. The simulation results for a 70 nm CMOS technology show an improvement between 7% and 62.5% in delay and 9% and 14% in power consumption, over its previous suggestions.

دانلود این فایل